PIC18F2450/4450
DS39760D-page 10
2008 Microchip Technology Inc.
FIGURE 1-1:
PIC18F2450 (28-PIN) BLOCK DIAGRAM
Data Latch
Data Memory
(2 Kbytes)
Address Latch
Data Address<12>
12
Access
BSR
44
PCH
PCL
PCLATH
8
31 Level Stack
Program Counter
PRODL
PRODH
8 x 8 Multiply
8
ALU<8>
Address Latch
Program Memory
(24/32 Kbytes)
Data Latch
20
8
Table Pointer<21>
inc/dec logic
21
8
Data Bus<8>
Table Latch
8
IR
12
3
ROM Latch
PCLATU
PCU
PORTE
MCLR/VPP/RE3(1)
Note 1: RE3 is multiplexed with MCLR and is only available when the MCLR Resets are disabled.
2:
OSC1/CLKI and OSC2/CLKO are only available in select oscillator modes and when these pins are not being used as digital I/O. Refer
to Section 2.0 “Oscillator Configurations” for additional information.
W
Instruction Bus <16>
STKPTR
Bank
8
BITOP
FSR0
FSR1
FSR2
inc/dec
Address
12
Decode
logic
EUSART
Timer2
Timer1
Timer0
USB
Instruction
Decode &
Control
State Machine
Control Signals
Power-up
Timer
Oscillator
Start-up Timer
Power-on
Reset
Watchdog
Timer
OSC1(2)
OSC2(2)
VDD,
Brown-out
Reset
Internal
Oscillator
Fail-Safe
Clock Monitor
Reference
Band Gap
VSS
MCLR(1)
Block
INTRC
Oscillator
Single-Supply
Programming
In-Circuit
Debugger
T1OSI
T1OSO
USB Voltage
Regulator
VUSB
PORTB
PORTC
RB0/AN12/INT0
RC0/T1OSO/T1CKI
RC1/T1OSI/UOE
RC2/CCP1
RC4/D-/VM
RC5/D+/VP
RC6/TX/CK
RC7/RX/DT
RB1/AN10/INT1
RB2/AN8/INT2/VMO
RB3/AN9/VPO
RB4/AN11/KBI0
RB5/KBI1/PGM
RB6/KBI2/PGC
RB7/KBI3/PGD
PORTA
RA4/T0CKI/RCV
RA5/AN4/HLVDIN
RA3/AN3/VREF+
RA2/AN2/VREF-
RA1/AN1
RA0/AN0
OSC2/CLKO/RA6
CCP1
ADC
10-Bit
BOR
HLVD
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